（二）集成电路领域

专题四、集成电路前瞻性研究

方向1、超导约瑟夫森结TCAD仿真工具研究

研究目标：建立超导约瑟夫森结可视化交互TCAD仿真软件平台，支持超导集成电路约瑟夫森结性能的仿真分析，仿真的约瑟夫森结临界电流密度跟实测相比误差在10%以内，为解决量子退火芯片中量子比特设计和工艺协同优化问题奠定关键基础。

研究内容：全面分析量子退火芯片核心器件——Nb基约瑟夫森结的物理机制，开发基于NEGF 的量子输运方法TCAD仿真软件，支持按工艺、材料需求进行三维器件结构建模，包含约瑟夫森结界面工艺到器件结构以及电学性能的分析仿真。

执行期限：2022年10月1日至2025年9月30日。

经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。

方向2、GAA-FET器件DTCO仿真分析关键技术研究

研究目标：配合产业界基于较成熟的先进技术节点，提出环栅场效应管（GAA-FET）器件的工艺流程方案并通过设计工艺协同优化（DTCO），建立合理的设计规则，实现器件结构优化和单元电路性能提升。

研究内容：基于先进工艺建立GAA-FET DTCO的PPA分析等全流程仿真分析方法，优化设计规则和器件结构，构建GAA-FET器件紧凑物理模型，开展典型单元电路的仿真分析，评估整体技术方案的可行性。

方向3、应用于先进CMOS外延工艺的RHEED定量表征方法研究及软/硬件系统实现

研究目标：针对未来先进工艺中在线实时监测半导体外延薄膜的需要，进一步发展反射式高能电子衍射（RHEED）技术，实现全晶圆粗糙度、晶格常数、缺陷等参数的数据收集，表面粗糙度量测精度≤0.02nm，并完成对比测试和工艺验证及评估。

研究内容：基于RHEED技术开发高质量半导体外延薄膜量测系统，构建基于RHEED技术定量表征半导体薄膜粗糙度的模型，发展半导体薄膜粗糙度定量表征方法，拓展RHEED定位表征薄膜缺陷的方法，并应用于FinFET/GAA-FET器件核心外延工艺薄膜的表面粗糙度量测技术并实现相关量测应用。

方向4、14nm FinFET及以下节点工艺Litho、SiGe等核心工艺监测的研究

研究目标：创新14nm FinFET及以下工艺节点光刻（Litho）、锗硅外延（SiGe）核心工艺监测的新方法，开发设计标准单元库对14nm及以下工艺节点的Litho、SiGe进行有效监测，助力缩短研发周期。

研究内容：研究14nm FinFET及以下工艺节点的Litho、SiGe等关键工艺对产品设计及其布图（Layout）产生关键影响的机理及特性。整合Layout设计与工艺，构建14nm及以下工艺节点的标准单元库和核心工艺监测评估方法，改善优化Litho、SiGe等在研发上量阶段的工艺。

方向5、FinFET工艺寄生效应的精准表征、建模及测试版图自动生成工具研究开发

研究目标：揭示FinFET器件本征及中后段工艺寄生特性引入机制，实现精准的寄生效应在片测试技术并应用于RC精准建模，开发具有自主知识产权的相关版图自动生成工具。

研究内容：研究FinFET器件三维结构特有的本征及中后段工艺寄生引入机制、独有结构寄生电容的精准拆分、计算及电磁仿真拟合，探索极微小电容的可集成在片测试电路并应用于FinFET先进工艺建模。研发适用于该工艺的RC测试结构版图自动生成工具，生成一套适用于中后道RC参数提取的测试结构版图，进行流片验证、测试、参数提取，并建立RC参数模型。

专题五、毫米波和太赫兹技术

方向1、适用于相干太赫兹通信的全模拟硅基集成接收机的研究

研究目标：研究相干太赫兹通信全模拟硅基集成接收机，在载波频率300GHz实现单通道面积≤1mm2、功耗150mW、带宽≥3GHz的支持QAM正交调制的相控接收机设计。

研究内容：基于克拉莫-克若尼关系的太赫兹接收机，研究简洁高效的集成全模拟太赫兹接收机电路设计，优化相干接收机整体的功耗与电路复杂度，替代传统通信正交解调手段实现相位及振幅信息的解析。

方向2、基于传输线理论的片上集成互连结构与元件模型和建模方法

研究目标：革新射频芯片（RFIC）原理图和版图设计流程，实现基于硅基片上传输线解析建模的RFIC设计，可兼容国产射频集成电路仿真器以及PDK环境应用，为基于国产化EDA工具平台发展高效率RFIC设计建立基础。

研究内容：研究基于传输线理论的片上集成微带线、传输线等互连结构、元件模型和建模方法，优化RFIC原理图和版图设计流程，完善无源互连结构从器件设计到测量及模型库开发流程，完成基于Si基片上传输线解析建模的RFIC设计。

专题六、功率器件研究

方向1、基于DTCO技术的车规级智能功率MOSFET全集成研究

研究目标：采用设计工艺协同优化（DTCO）技术实现功率MOSFET与控制电路的单芯片全集成及协同设计。建立控制逻辑器件、功率MOSFET模型及PDK（误差10%以内），并实现集成控制逻辑电路的功率MOSFET设计及性能验证，探索解决低开关速率下由于安全工作区SOA超界而损坏功率MOSFET问题。

研究内容：研究并改进功率MOSFET工艺技术，提出兼容功率MOSFET及控制电路的工艺制备技术路线，满足功率MOSFET和控制电路单芯片全集成。研究并提出面向功率MOSFET的DTCO设计方法，实现工艺、器件、电路及功率MOSFET协同优化设计。

二 申报要求

除满足前述相应条件外，还须遵循以下要求：

1

项目申报单位应当是注册在本市的法人或非法人组织，具有组织项目实施的相应能力。

2

研究内容已经获得财政资金支持的，不得重复申报。

3

所有申报单位和项目参与人应遵守科研伦理准则，遵守人类遗传资源管理相关法规和病原微生物实验室生物安全管理相关规定，符合科研诚信管理要求。项目负责人应承诺所提交材料真实性，申报单位应当对申请人的申请资格负责，并对申请材料的真实性和完整性进行审核，不得提交有涉密内容的项目申请。

4

申报项目若提出回避专家申请的，须在提交项目可行性方案的同时，上传由申报单位出具公函提出回避专家名单与理由。

5

已作为项目负责人承担市科委科技计划在研项目2项及以上者，不得作为项目负责人申报。

6

项目经费预算编制应当真实、合理，符合市科委科技计划项目经费管理的有关要求。

7

各研究方向同一单位限报1项。

8

申请人在申请前应向联合资助方了解相关项目的需求背景和要求。高端医疗装备领域（专题1-专题3），请联系康女士，联系电话；集成电路领域（专题4-专题6），请联系任先生，联系电话。

9

申请项目评审通过后，申请人及所在单位将收到签订“探索者计划资助项目协议书”的通知。申请人接到通知后，应当及时与联合资助方联系，在通知规定的时间内完成协议书签订工作。

三 申报方式

1

项目申报采用网上申报方式，无需送交纸质材料。申请人通过“中国上海”门户网站（）--政务服务--点击“上海市财政科技投入信息管理平台”进入申报页面，或者直接通过域名进入申报页面：

【初次填写】使用“一网通办”登录（如尚未注册账号，请先转入“一网通办”注册账号页面完成注册），进入申报指南页面，点击相应的指南专题，进行项目申报；

【继续填写】使用“一网通办”登录后，继续该项目的填报。

有关操作可参阅在线帮助。

2

项目网上填报起始时间为2022年8月17日9:00，截止时间（含申报单位网上审核提交）为2022年9月5日16:30。

四 评审方式

采用第一轮通讯评审、第二轮见面会评审方式。

五 立项公示

上海市科委将向社会公示拟立项项目清单，接受公众异议。

六 咨询电话

021-12345

8008205114（座机）

4008205114（手机）

上海市科学技术委员会

2022年8月9日